東京工業大学の岡田健一教授らの研究グループは、不要な信号「低スプリアス」と信号のタイミングがゆらぐ「低ジッタ」を同時に実現する新方式のデジタル位相同期回路（ＰＬＬ）の開発に成功した。このＰＬＬは小型で低消費電力、低位相雑音を重視するＢｅｙｏｎｄ５Ｇ機器向けの集積回路への応用が期待されている。

無線通信機器などで広く用いられる分数分周ＰＬＬは、出力信号に分周スプリアスが発生するため、これを抑制する必要がある。誤差を拡散させる「ディザリング」と呼ばれる方法ではスプリアスは除去できるが、ジッタが増加するという課題があった。

研究ではスプリアスが発生する周波数を帯域外の高周波にシフトし、除去するという新たな手法によりこれを解決した。

開発したＰＬＬを最小の配線半ピッチ６５ナノメートルのシリコンＣＭＯＳプロセスで試作した。その結果、スプリアスの低減により１０キロヘルツ～１０メガヘルツの範囲で積分したジッタとして１４３．７ ｆｓを実現した。

消費電力は８．８９メガワットであり、デジタル非線形補償（ＤＰＤ）を用いることなく、分周スプリアス－６０ｄＢｃを達成したデジタルＰＬＬの中で、最高のＦｏＭを達成した。

研究グループは「さらなる高性能なＰＬＬを実現するアーキテクチャや回路を探求するとともに、Ｂｅｙｏｎｄ５Ｇ無線通信機やレーダーなど実際のアプリケーションでの効果も実証していく」とコメントしている。